tRCD (RAS to CAS Delay)
Um das ganze zu erklären genügt jedoch nicht das einfache Erläutern der Begriffe, sondern müssen wir hierzu
ein wenig weiter ausholen. Man stellt sich nun ein herkömmliches DDR-Speichermodul und einen Speicher-Controller
vor, wie er in jeder Northbridge eines Chipsatzes verbaut ist. Damit der Controller die erhaltenen Daten in
den Speicher übertragen bzw. schreiben kann, benötigt er eine Adresse an die er die Daten sendet. Diese Adresse
wird unter anderem auch wieder für das Auslesen der Datenmengen benötigt. Die Chips, die auf einem Speicherriegel
verbaut sind, werden zu diesem Zweck in Reihen und Spalten unterteilt, um die Adressierung so einfach wie
möglich zu gestalten. Hier kommen nun die Begriffe RAS und CAS zum Einsatz, wobei RAS für "Row Adress Strobe" und
CAS für "Column Adress Strobe" steht. Ins Deutsche übersetzt heißt dies einfach Reihenadresssignal und Spaltenadresssignal.
Diese beiden Signale sind also unbedingt notwendig um Daten in den RAM (Random Access Memory) zu übertragen bzw.
auszulesen. Somit erscheint es bereits logisch, dass eine Verkürzung der Taktzyklen von RAS und CAS zu einer
Steigerung des Datendurchsatzes führt, da die Informationen schneller koordiniert werden können...
tRP (RAS Precharge Time)
Wie der Name bereits erahnen lässt, handelt es sich hierbei um die so genannte Vorladezeit des RAS-Signals,
welches für die Adressierung der entsprechenden Speicherzeile auf den entsprechenden Chip zuständig ist. Die
RAS Precharge Time gibt sozusagen die Dauer die für die Aufladung der DRAM-Zellen verwendet wird an (Aufladen der Zellen bis auf Referenz-Spannung). Die Ladung ist nötig, um die Zellen schreib- bzw. lesebereit zu machen. Logisch ist dann: Je schneller das
Aufladen der Zellen erfolgt, desto schneller können die wichtigen Lese- und Schreib-Vorgänge durchgeführt werden, die auch eine Rolle in der Gesamtperformance spielen...
tCL (CAS Latency)
CAS Latency steht, wie bereits weiter oben erwähnt, für "Column Address Strobe" bzw. Spaltenadresssignal
(auch häufig nur CL oder CAS genannt) und gibt die Verzögerung zwischen der Adressierung in einem RAM-Baustein und der
Bereitstellung der an dieser Adresse gespeicherten Daten an. Logischerweise verhilft hier ein niedrigerer
Taktzyklus auch zu einem deutlich höheren Speicherdurchsatz. Momentan aktuelle und gängige Timings sind 2.0 und
2.5, wobei erste tCL 1.5 Module bereits in der Entwicklung sind. Oft kann ein Speicherriegel mit einer tCL von 2.0 mehr Daten pro Sekunde transportieren, als ein übertakteter tCL 2.5 Riegel. Auch hier sollte man
im Regelfall selbst das Optimum herausfinden und nicht auf die im EEPROM gespeicherten SPD-Einstellungen setzen...
tRAS (RAS Active Time)
Da es auch vorkommen kann, dass verschiedene hintereinander geschriebene Daten in einer "Row Adress" liegen,
ist es von Vorteil, wenn die entsprechende Page (bestehend aus Speicherzellen) noch eine gewisse Zeit "offen" ist, um weitere
Informationen zu empfangen. Kurz gesagt, gibt die tRAS bzw. RAS Active Time die Latenz an, welche die Speicherzelle
geöffnet bleibt, um weitere Daten zu empfangen. Auch hier kann ein niedriges Einstellen der
Timings zu mehr Datendurchsatz verhelfen. Natürlich werden wir entsprechende Beispiele auf den folgenden Seiten noch ausführlich durchleuchten...
Autor: Patrick von Brunn
